JCET đột phá công nghệ TSV: Hoàn thiện quy trình đục lỗ siêu nhỏ 1.5μm với tỷ lệ khung hình 11.3:1

IT ngày 19 tháng 8 đưa tin, JCET (Công ty Công nghệ Trường Điện) hôm nay thông báo rằng doanh nghiệp này cùng các đối tác đã hoàn thành thử nghiệm chế tạo TSV (Silicon Via - lỗ xuyên silicon) với đường kính nhỏ 1,5μm, độ sâu 17μm và tỷ lệ khung hình (aspect ratio) cao 11,3:1.

Quá trình thử nghiệm mẫu lần này tập trung vào các quy trình then chốt như khắc silicon sâu (deep silicon etching), lắng đọng lớp cách điện thành lỗ, lắng đọng lớp ngăn và lớp hạt, cùng quy trình lấp đầy đồng. So với cấu trúc TSV có đường kính lớn hơn, đường kính nhỏ 1,5μm đặt ra yêu cầu cao hơn về độ chính xác khi khắc silicon sâu, độ bao phủ của lớp điện môi và lớp kim loại trên thành lỗ, cũng như khả năng lấp đầy đồng không khuyết tật.

Việc thử nghiệm mẫu thành công cho thấy JCET đã sở hữu năng lực nghiên cứu phát triển và kiểm chứng phối hợp các quy trình TSV có đường kính nhỏ, tỷ lệ khung hình cao hàng đầu trong ngành. Điều này giúp mở rộng hơn nữa ranh giới nghiên cứu của doanh nghiệp trong lĩnh vực đóng gói tiên tiến cấp wafer và kết nối dựa trên nền tảng silicon, đồng thời đặt nền móng nghiên cứu để thông suốt các quy trình TSV, RDL (tái phân phối mạch) và các quy trình cấp wafer liên quan, hướng tới việc khám phá năng lực chế tạo Si Interposer (lớp trung gian silicon) hoàn chỉnh.

Xét về hướng ứng dụng, năng lực nghiên cứu phát triển TSV tỷ lệ khung hình cao có thể hỗ trợ trọng tâm cho hai loại kịch bản đóng gói tiên tiến cao cấp. Một là tích hợp xếp chồng 3D, thông qua việc chế tạo TSV trong wafer hoặc chip lớp dưới để thực hiện kết nối điện theo phương thẳng đứng giữa các chip. Loại còn lại hướng tới các cấu trúc kết nối dựa trên silicon như Si Interposer, thông qua việc phối hợp với các quy trình như RDL, micro-bump và đóng gói cấp wafer, nhằm cung cấp hỗ trợ quy trình then chốt cho tích hợp 2.5D, kết nối đa chip (multi-die) và tích hợp bộ nhớ băng thông cao.