Huawei công bố định luật 'Tau': Kirin 2026 tăng mật độ bóng bán dẫn 55% nhờ công nghệ Logic Folding

Theo tin từ IT ngày 4 tháng 9, hôm nay, một bản thảo tiền ấn phẩm (preprint) có tiêu đề "Chip τ (Tao) của Huawei lẽ ra đã bị quá nhiệt và cháy rụi?" đã được công bố trên ChinaXiv. Kỹ sư He Tingbo của Huawei đã trình bày chi tiết các nguyên lý cơ bản của định luật τ (Tao) và công bố dữ liệu đo đạc thực tế của chip Kirin 2026. Từ lâu, ngành công nghiệp vẫn luôn cho rằng việc xếp chồng 3D sẽ gây ra vấn đề tản nhiệt nghiêm trọng, nhưng kết quả đo đạc thực tế của Kirin 2026 đã đưa ra một câu trả lời hoàn toàn khác biệt.

Định luật Moore truyền thống dựa vào việc thu nhỏ kích thước hình học của bóng bán dẫn để đạt được sự cải tiến về hiệu năng, tuy nhiên do các hạn chế về điều kiện bên ngoài, Huawei không thể tiếp tục sử dụng công nghệ quang khắc EUV để tiến sâu hơn về tiến trình. Huawei đã chọn cách thoát khỏi lộ trình thu nhỏ không gian truyền thống để khai phá định luật thu nhỏ τ, không còn mù quáng thu nhỏ bóng bán dẫn mà chuyển sang nén độ trễ đặc trưng τ (Tao) của tín hiệu truyền tải bên trong chip. LogicFolding (Gấp logic) chính là công nghệ cốt lõi để hiện thực hóa lý thuyết này.

LogicFolding dựa vào quy trình liên kết hỗn hợp 3D (3D hybrid bonding), tách các mạch điện vốn được trải phẳng trên một mặt phẳng thành nhiều lớp silicon xếp chồng theo chiều dọc. Bằng cách sử dụng các cầu nối liên kết dọc ở cấp độ micromet để kết nối các lớp mạch, công nghệ này thay thế các đường dây dẫn ngang dài dằng dặc bên trong chip bằng các bước nhảy dọc với khoảng cách cực ngắn. Khác với quy trình đóng gói thông thường, Huawei coi liên kết hỗn hợp là một quy trình sản xuất linh kiện ở cấp độ wafer. Kirin 2026 đạt được khoảng cách liên kết (bonding pitch) 1,5μm với 50 triệu kết nối dọc; thế hệ tiếp theo là Kirin 2027 đã đạt khoảng cách liên kết 1μm với số lượng kết nối dọc vượt mốc 100 triệu. Dự kiến trong vòng ba năm tới, công nghệ này sẽ đạt khoảng cách kim loại lớp trên cùng là 720nm, với hơn 100 triệu kết nối dọc.

Kirin 2026 là SoC di động đầu tiên áp dụng LogicFolding. Trong một thế hệ cải tiến, mật độ bóng bán dẫn của chip đã tăng từ 155 triệu/mm² lên 238 triệu/mm², mức tăng trưởng đạt 55%. Mức tăng này tương đương với toàn bộ thành quả đạt được trong ba năm qua nhờ vào việc thu nhỏ quy trình truyền thống.

Theo nhận thức thông thường của ngành, khi mật độ bóng bán dẫn tăng mạnh, mật độ công suất và nhiệt độ chip chắc chắn sẽ tăng vọt, nhưng kết quả đo đạc thực tế lại hoàn toàn ngược lại. Trong cùng điều kiện kiểm tra hiệu năng, so với thế hệ tiền nhiệm sử dụng kiến trúc phẳng là Kirin 9030 Pro, mức tiêu thụ điện năng NPU của Kirin 2026 giảm 66%, GPU giảm 58%, và lõi hiệu năng cao CPU giảm 41%. Trong khi số lượng bóng bán dẫn tăng vọt, chip vẫn hoạt động ở nhiệt độ thấp hơn khi thực hiện cùng một khối lượng công việc.

Bài báo giải thích nguyên nhân cốt lõi trái với tư duy thông thường: phần lớn năng lượng tiêu thụ của chip không nằm ở quá trình tính toán của chính các bóng bán dẫn, mà nằm ở việc vận chuyển dữ liệu qua các đường dây kim loại, giống như năng lượng tiêu hao của nhân viên văn phòng khi đi làm lớn hơn nhiều so với khi ngồi làm việc tại bàn. LogicFolding rút ngắn đáng kể chiều dài đường truyền tín hiệu, trực tiếp cắt giảm chi phí điện dung liên kết vốn chiếm phần lớn mức tiêu thụ điện năng. Việc rút ngắn đường truyền dẫn đến giảm tiêu thụ điện năng ở cấp độ điện dung, đồng thời khi đường truyền ngắn hơn, mạch điện có thể giảm thêm điện áp hoạt động; công suất động tỉ lệ thuận với bình phương điện áp, từ đó mang lại lợi ích tiết kiệm điện năng lớn hơn.

Từ dữ liệu đo đạc thực tế của từng mô-đun, dữ liệu vận chuyển càng dày đặc và mô-đun có tính song song càng cao thì lợi ích của LogicFolding càng rõ rệt. Là cốt lõi của sức mạnh tính toán AI, NPU vẫn giữ nguyên mức 29 TOPS, nhưng tần số giảm 63%, điện áp giảm từ 0,85V xuống 0,55V, và mật độ công suất giảm mạnh 73%.

Tất nhiên, công nghệ cũng có những biểu hiện khác biệt. Mô-đun DSP xuất hiện tình huống đặc biệt: tổng mức tiêu thụ điện năng của DSP trên Kirin 2026 giảm 25%, nhưng diện tích chip giảm 40%, khiến mật độ công suất trên mỗi đơn vị diện tích lại tăng 24%. Tuy nhiên, Kirin 2027 sau khi cải tiến đã giải quyết được vấn đề này, với mức tiêu thụ điện năng giảm 47% trong khi mật độ công suất cũng ưu việt hơn so với chip kiến trúc phẳng. Điều này khẳng định: mật độ công suất không phải là định mệnh của công nghệ xếp chồng, mà là kết quả có thể điều tiết thông qua thiết kế.

Đối với các lõi CPU lớn, do tồn tại nhiều tác vụ tính toán tuần tự không thể song song hóa, lợi ích về điện năng tương đối hạn chế, chỉ đạt mức giảm 41%. Bài báo đề cập rằng việc thực hiện LogicFolding hoàn chỉnh cho các lõi CPU có tính song song thấp đòi hỏi sự cải tiến của các công cụ EDA và quá trình xác thực lâu dài, đây là một dự án mang tính hệ thống. Kirin 2026 đã đạt tần số lõi lớn 3,1GHz, trong 3-5 năm tới, cùng với việc nâng cấp quy trình liên kết và số lớp xếp chồng, mục tiêu sẽ là đẩy tần số lõi CPU lên trên 5GHz.

LogicFolding còn mang lại cho chip hai chế độ làm việc kép. Ngoài việc tiết kiệm điện và mát hơn ở cùng hiệu năng, khi bật chế độ "tăng áp" (turbo), sức mạnh tính toán NPU của Kirin 2026 có thể đạt 70 TOPS, tăng 141% so với thế hệ trước, và tốc độ khung hình GPU tăng 42%. Lúc này, mật độ công suất của chip sẽ tăng theo, hệ thống có thể linh hoạt chuyển đổi giữa chế độ tiết kiệm điện tối đa và hiệu năng cực hạn tùy theo ngữ cảnh.

Về mặt thiết kế nhiệt, Huawei không mù quáng xếp chồng toàn bộ mạch điện mà áp dụng phương pháp gấp có chọn lọc, kết hợp với bố trí cảm biến nhiệt, sắp xếp xen kẽ các mô-đun logic nhiệt độ cao và thấp để tránh việc các điểm nóng chồng lên nhau giữa các lớp. Nhiệt lượng vừa có thể được phân bổ qua nhiều lớp, vừa có thể ưu tiên khuếch tán theo chiều ngang, giúp nhiệt độ tiếp giáp của bóng bán dẫn được kiểm soát trong phạm vi an toàn, từ đó hóa giải rủi ro quá nhiệt cục bộ của công nghệ xếp chồng 3D.

Bài báo cũng so sánh với định luật Amdahl nổi tiếng trong lĩnh vực kỹ thuật phần mềm để đưa ra tư duy tương ứng ở phía phần cứng: tỉ lệ logic tuần tự của chip là hữu hạn, phần lớn mạch điện có thể hy sinh tốc độ đơn luồng để đổi lấy khả năng song song quy mô lớn. Việc điều phối phối hợp giữa phần mềm và phần cứng, phân phối tác vụ nhiều hơn đến các lõi nhỏ song song, giảm tải tuần tự cho các lõi lớn, sẽ phát huy tối đa lợi thế về điện năng của kiến trúc gấp. Đây cũng là nền tảng lý thuyết cốt lõi của tối ưu hóa phối hợp hệ thống-quy trình (STCO).

Bài báo cũng chỉ ra rằng, τ là định luật thu nhỏ thời gian, không đồng nghĩa với việc tự động tiêu thụ điện năng thấp. Kiến trúc gấp có thể chạy ở điện áp thấp và nhiệt độ thấp, nhưng cũng có thể tăng tần số để đổi lấy hiệu năng mạnh hơn. Nhiệt độ thấp là sự đánh đổi chủ động của các kỹ sư, không phải là hiệu ứng tự thân của công nghệ. Sự cải tiến sẽ không dừng lại, mỗi thế hệ chip sau khi có được biên độ thời gian nhờ công nghệ gấp sẽ chuyển hóa nó thành lợi ích về điện năng hoặc hiệu năng, cứ thế tuần hoàn, liên tục thúc đẩy sự tiến bộ của chip.

IT đính kèm địa chỉ tham khảo.

Nhấn vào đây để đọc "Huawei's τ Chip Was Supposed to Melt?"

Tuyên bố quảng cáo: Các liên kết chuyển hướng bên ngoài trong bài viết (bao gồm nhưng không giới hạn ở siêu liên kết, mã QR, mật khẩu, v.v.) được sử dụng để truyền tải thêm thông tin và tiết kiệm thời gian chọn lọc, kết quả chỉ mang tính chất tham khảo. Các bài viết có chứa liên kết ngoài trên IT đều bao gồm tuyên bố này.