Mổ xẻ Intel Panther Lake: Bước ngoặt với công nghệ cấp nguồn mặt sau và bóng bán dẫn GAA

Panther Lake ra mắt phiên bản thương mại đầu tiên của công nghệ cấp nguồn mặt sau (BSPDN), giới thiệu thế hệ bóng bán dẫn gate-all-around (GAA) đầu tiên của Intel, đồng thời phô diễn năng lực đóng gói tiên tiến với cụm lắp ráp Foveros-S. Với Panther Lake, lộ trình sản xuất của Intel đã chuyển dịch từ những kế hoạch mơ hồ sang sản phẩm silicon thực tế, một cột mốc quan trọng trên chặng đường dài quay trở lại vị thế cạnh tranh trong ngành sản xuất bán dẫn. Để đánh giá mức độ phục hồi của Intel, chúng tôi đã thực hiện "mổ xẻ" (teardown) Panther Lake.

Phòng thí nghiệm mổ xẻ STEEL của SemiAnalysis chuyên phân tích phần cứng trung tâm dữ liệu và AI tiên tiến. Để tìm hiểu thêm về quy trình của chúng tôi hoặc đặt hàng một bản phân tích mổ xẻ, hãy liên hệ [email protected].

CHÚNG TÔI ĐANG TUYỂN DỤNG: Các chuyên gia về kiến trúc, sơ đồ mặt bằng (floorplan), đóng gói, sản xuất và phòng thí nghiệm. Cơ hội trải dài từ cấp độ hệ thống đến bóng bán dẫn và mọi lĩnh vực liên quan. Hãy xem trang Tuyển dụng của chúng tôi.

Bản mổ xẻ của chúng tôi truy vết quy trình 18A từ các RibbonFET bốn lớp (tên thương mại của Intel cho GAAFET) và các chồng cổng (gate stacks) thông qua các tiếp điểm, hệ thống dây dẫn mặt trước và mặt sau, cùng lớp đế liên kết. Chúng tôi giải thích cách các lựa chọn về vật liệu và tích hợp này cải thiện khả năng kiểm soát cổng và giảm điện trở, đồng thời làm tăng điện dung, điện trở nhiệt và độ phức tạp của quy trình. Các phép đo của chúng tôi cho thấy logic tính toán 18A của Panther Lake và logic GPU TSMC N3E có mật độ logic tương đương nhau. Tuy nhiên, 18A không dẫn trước TSMC N3P, N2 hoặc Samsung SF2 về mật độ đỉnh. Các nhân CPU của Panther Lake là những bản cập nhật tăng dần, và GPU cao cấp vẫn sử dụng TSMC N3E.

Panther Lake lắp ráp một tile tính toán, một tile GPU và một tile I/O trên một tile đế thụ động sử dụng công nghệ đóng gói tiên tiến Foveros-S của Intel. Cả hai biến thể tile tính toán đều sử dụng Intel 18A. Các tùy chọn GPU Xe3 bao gồm một tile GT1 4 nhân trên tiến trình Intel 3 và một tile GT2 12 nhân lớn hơn trên TSMC N3E. Cả hai biến thể tile I/O đều sử dụng TSMC N6. [1], [2]

Phân tích của chúng tôi tập trung vào tile tính toán PTL-U, cả hai tile GPU 4 nhân và 12 nhân, cũng như tile I/O 12 làn.

Trong các con chip thông thường, nguồn và tín hiệu được định tuyến qua cùng một chồng kim loại mặt trước hướng tới phần đầu thiết bị. Các đường ray nguồn tiêu tốn tài nguyên định tuyến khan hiếm gần các bóng bán dẫn, trong khi các chồng via cao dẫn VDD và VSS từ các dây dẫn thô phía trên đến các đường ray cục bộ. Công nghệ cấp nguồn mặt sau (BSPD) di chuyển mạng lưới điện chính ra phía sau lớp bóng bán dẫn, tách biệt nó khỏi việc định tuyến tín hiệu mặt trước. Chúng tôi đã đề cập đến BSPD và các tác động của nó vào năm 2024. [3], [4], [5] Triển khai BSPD của Intel, được gọi là "PowerVia", dẫn nguồn điện qua các kim loại mặt sau chuyên dụng đến các nano-TSV, kết nối các đường ray đó với các tiếp điểm nguồn/cống (S/D) cục bộ.

Việc triển khai sự tách biệt đó đòi hỏi Intel phải xây dựng các chồng kết nối từ cả hai phía của tấm wafer. Mặt trước bao gồm chồng tín hiệu M0-M14, trong khi mặt sau bao gồm chồng nguồn BM0-BM5. M0 và BM0 là những lớp gần bóng bán dẫn nhất.

Các nano-TSV kết nối hai mặt, nhưng Intel tạo mẫu và khắc từng via từ mặt trước sau khi hình thành các tiếp điểm. Một via hẹp chạy từ phía bên của tiếp điểm sâu vào đế silicon. Sau đó, Intel hoàn thiện chồng kim loại tín hiệu mặt trước, liên kết wafer với một đế mang (carrier), lật ngược nó và loại bỏ đế ban đầu cho đến khi các đầu via chôn được lộ ra. Chồng kim loại mặt sau sau đó được lắng đọng trực tiếp lên các via đã lộ.

Các cấu hình nano-TSV và via mặt sau thuôn dần theo các hướng ngược nhau vì Intel tạo hình chúng từ các phía đối diện của wafer. Các cấu trúc bóng bán dẫn tạo thành FEOL. Các tiếp điểm cục bộ và nano-TSV kết nối chúng với hệ thống dây dẫn. M0 bắt đầu chồng kết nối mặt trước.

Đế silicon vẫn được gắn phía trên các kết nối mặt trước. Nó hỗ trợ wafer thiết bị trong quá trình loại bỏ đế và xử lý mặt sau, đồng thời vẫn là một phần trong đường dẫn nhiệt của con chip hoàn thiện.

PowerVia loại bỏ việc phân phối điện chính khỏi các kim loại mặt trước vốn đã chật chội, dẫn nguồn cung cấp qua các dây dẫn mặt sau ngắn và rộng hơn. Điểm tiếp đất ngang của nó vẫn chiếm diện tích trong ô tiêu chuẩn (standard cell), vì vậy nó thu hồi ít diện tích ô hơn so với tiếp điểm mặt sau trực tiếp. [3] Các nano-TSV bên cạnh các thiết bị logic mang VDD hoặc VSS từ mạng lưới điện mặt sau, trong khi các kết nối tín hiệu tiếp tục đi lên qua các kim loại mặt trước.

Dữ liệu Samsung SF2 được đưa vào để so sánh với Panther Lake trong bài viết này. SF2 là node đúc GAA hiện tại nhưng thiếu BSPD, đóng vai trò là tài liệu tham khảo hữu ích để đánh giá 18A. Một bản mổ xẻ đầy đủ các sản phẩm S26 của Samsung, được xử lý trên SF2, sẽ sớm được chia sẻ. So sánh EDS cắt nanosheet.

Đường dẫn nguồn PowerVia chạy từ các đường ray Cu mặt sau qua các nano-TSV W có lớp lót Mo đến các tiếp điểm bóng bán dẫn cục bộ. Trong mặt cắt này, kết nối thuôn dài khoảng 150 nm từ cấp độ tiếp điểm đến BM0. Lớp lót Ta giới hạn Cu và thúc đẩy độ bám dính vào chồng xung quanh; lớp dừng khắc AlOₓ kiểm soát quá trình khắc điện môi tiếp theo phía trên đường ray. Lớp điện môi bên dưới các dải (ribbons) cách điện các thiết bị khỏi hệ thống dây dẫn mặt sau và loại bỏ phần thân silicon dẫn điện bên dưới kênh dẫn. [6]

AlOₓ đóng vai trò là lớp dừng khắc (ES), cho phép xác định điểm kết thúc và bảo vệ các lớp bên dưới. Các sản phẩm phản ứng nhôm florua có độ bay hơi thấp chống lại plasma flo hóa, cho phép màng AlOₓ mỏng bảo vệ kim loại trong khi lớp điện môi low-k xung quanh bị loại bỏ. [6], [7]. Trong khi BM0 và các lớp phía trên đường M1 cho thấy các lớp AlOx kép, bản mổ xẻ SMIC N+3 của chúng tôi cho thấy các lớp AlOₓ đơn. SMIC sử dụng một chồng phụ AlOₓ cục bộ đơn giản hơn, trong khi trình tự nắp và khắc còn lại cung cấp khả năng bảo vệ tiếp đất cần thiết.

Vậy tại sao lại là các lớp kép? Các cặp AlOₓ nằm sát nhau cung cấp hai điểm kết thúc được bảo vệ trong trình tự khắc. Intel ghi lại một chồng AlOₓ/SiN/AlOₓ giải thích lợi ích này. Quá trình khắc plasma điện môi chính dừng lại ở màng AlOₓ đầu tiên; một quá trình làm sạch ướt có chọn lọc mở màng đó; một quá trình khắc plasma thứ hai loại bỏ SiN trung gian và dừng lại ở màng AlOₓ thứ hai. Quá trình làm sạch ướt cuối cùng làm lộ bề mặt tiếp đất kim loại. SiN là chất điện môi trung gian trong ví dụ đã công bố của Intel. [8]

Điểm dừng thứ hai bảo vệ kim loại thông qua quá trình xuyên thủng nắp. Các lỗ mở rộng có thể khắc nhanh hơn các lỗ hẹp, và độ sâu khắc thay đổi trên khắp wafer. Kim loại dưới một lỗ mở sớm sẽ bị lộ ra trong khi các lỗ khác vẫn cần khắc thêm. Việc bảo vệ theo giai đoạn mở rộng cửa sổ quy trình và giảm xói mòn kim loại, ăn mòn và hình thành lỗ rỗng. [8]

TSMC ghi lại AlN/AlOₓ/SiOC/AlOₓ phía trên Cu, với AlN ngăn chặn sự khuếch tán Cu, và một biến thể AlN/SiOC/AlOₓ đơn giản hơn lược bỏ một màng AlOx. [9] Các cấp độ với kích thước mở, tỷ lệ khung hình, mật độ mẫu và vật liệu nắp khác nhau cần các biên độ khắc khác nhau. Một điểm dừng AlOx kép hữu ích khi một điểm kết thúc được bảo vệ khác biện minh cho việc xử lý bổ sung.

Lớp màng bổ sung thêm các bước tạo hình, mở chọn lọc và làm sạch, cùng với một tập hợp các giao diện khác để kiểm soát độ bám dính, độ ẩm và ứng suất. Các lớp màng phủ toàn phần này được mở thông qua mô hình via hiện có, vì vậy mỗi lớp màng không yêu cầu thêm mặt nạ quang khắc. AlOₓ làm tăng điện dung ký sinh khi thay thế chất điện môi có k thấp hơn; tuy nhiên, hai lớp AlOₓ mỏng có thể chứa ít AlOₓ hơn một lớp dày. Tổng độ dày, vị trí và chất điện môi trung gian quyết định chi phí điện năng. Hóa học lắng đọng cũng làm thay đổi hằng số điện môi của AlOx và hàm lượng hydroxyl dư, vốn có thể oxy hóa lớp kim loại bên dưới. [7], [8], [10], [11]

Cấu trúc backside stack phân tách thành hệ thống dây dẫn BM0-BM2 tương đối tinh vi gần các thiết bị và hệ thống phân phối điện BM3-BM5 thô hơn. Mức tăng bước (pitch) lớn nhất xảy ra giữa BM2 và BM3. Bước của BM0 khớp chặt chẽ với chiều cao hàng logic, phù hợp với việc cấp nguồn cục bộ cho các hàng cell. Các tầng cao hơn tập hợp dòng điện thông qua các dây dẫn lớn hơn: mật độ định tuyến trở nên ít quan trọng hơn so với điện trở thấp và khả năng chịu dòng điện khi mạng lưới tiến gần đến package. Hệ thống phân cấp này cung cấp hệ thống dây điện rộng cho mạng lưới phân phối điện mà không tiêu tốn tài nguyên định tuyến tín hiệu frontside khan hiếm. [3]

Phòng thí nghiệm mổ xẻ STEEL của SemiAnalysis phân tích các phần cứng trung tâm dữ liệu và AI tiên tiến. Để tìm hiểu thêm về quy trình của chúng tôi hoặc đặt hàng mổ xẻ, hãy liên hệ [email protected].

CHÚNG TÔI ĐANG TUYỂN DỤNG: Các chuyên gia về kiến trúc, sơ đồ mặt bằng (floorplan), đóng gói, sản xuất và phòng thí nghiệm. Cơ hội từ hệ thống đến transistor và mọi lĩnh vực liên quan. Hãy xem trang Tuyển dụng của chúng tôi.

Intel 18A kết hợp các tiếp điểm W có lớp lót Mo và nano-TSV với mạng lưới điện Cu backside riêng biệt. Samsung SF2 giữ nguồn điện ở frontside, sử dụng các giao diện tiếp điểm dựa trên Ti và các lớp chắn dựa trên Ta cùng lớp lót Co xung quanh hệ thống dây dẫn Cu.

Trong các hàng standard-cell của 18A, các thanh ray nguồn backside cung cấp điện cho các thiết bị thông qua nano-TSV bên trong các cell, giải phóng tài nguyên định tuyến frontside. M0 của Samsung đáp ứng cả kết nối nguồn và tín hiệu.

Từ thiết bị hướng tới M0, kết nối chạy qua giao diện S/D dựa trên Ti, lớp lấp đầy tiếp điểm W, via W có lớp lót Mo và dây dẫn Cu M0. Mo cung cấp một lớp tạo mầm và bám dính dẫn điện cho W, thay thế lớp lót TiN điện trở cao được sử dụng trong tích hợp W truyền thống. Điều này làm tăng thể tích dẫn điện hiệu dụng bên trong cấu trúc trong khi vẫn giữ được lớp lấp đầy W và các quy trình đánh bóng, làm sạch và khắc đã được thiết lập. Bằng sáng chế Mo/W của Intel mô tả sự đánh đổi tích hợp này. Nano-TSV sử dụng cùng cấu trúc W có lớp lót Mo trong đường dẫn nguồn backside. [12]

Việc chuyển từ TiN sang Mo là một thay đổi tăng dần. Mặc dù việc lấp đầy hoàn toàn bằng Co hoặc Mo cũng có thể làm giảm thể tích bị mất cho các lớp lót trong các cấu trúc rất nhỏ, nhưng nó đòi hỏi các sơ đồ tích hợp mới làm tăng độ phức tạp và rủi ro. Cu vẫn hấp dẫn đối với các dây dẫn rộng hơn nhờ điện trở thấp. Khi dây dẫn và via thu nhỏ lại, lớp chắn khuếch tán chiếm một phần ngày càng lớn trong tiết diện của chúng. [12], [12], [14]

Intel sử dụng lớp lót Co/Ru tại M0-M1, Co tại M2-M4 và Nb tại M5-M9. Các lớp lót ở tầng thấp hơn giúp Cu bám dính và giảm hình thành lỗ rỗng trong quá trình lấp đầy rãnh. Hệ thống Endura của Applied Materials có tính năng kiểm soát nhiệt mới giúp tạo điều kiện cho quá trình làm ướt, vì vậy độ liên tục của màng mỏng đủ tốt để áp suất mao dẫn tốt sẽ đẩy các nguyên tử Cu xuống đáy via mà không tạo lỗ rỗng.

Lựa chọn sử dụng Nb của Intel đặc biệt thú vị. Bằng sáng chế Nb của Intel mô tả một lớp chắn khuếch tán dẫn điện nhằm giảm đóng góp của lớp chắn vào điện trở so với các lớp chắn dựa trên Ta truyền thống, đặc biệt là tại đáy via nơi tất cả dòng điện đi qua lớp chắn. Bằng sáng chế kết hợp Nb ở các tầng thô hơn với tùy chọn xử lý PVD chi phí thấp hơn. [15], [16]

Các lớp kim loại phía trên hỗ trợ các lớp chắn dày hơn được hình thành thông qua lắng đọng hơi vật lý (PVD) mặc dù độ phủ và độ đồng nhất kém hơn. Trong khi đó, các lớp kim loại phía dưới yêu cầu các lớp chắn mỏng hơn được lắng đọng thông qua lắng đọng lớp nguyên tử (ALD) bảo giác. Co/Ru bổ sung thêm một giao diện vật liệu khác và yêu cầu kiểm soát quá trình lắng đọng và lấp đầy Cu. Việc thay đổi lớp lót và lớp chắn theo từng lớp kim loại cho phép Intel tối ưu hóa điện trở kết nối, độ phức tạp quy trình và độ tin cậy. [15, 16]

RibbonFET, tên gọi của Intel cho các FET cổng bao quanh (GAAFETs), thay thế các vây dọc của FinFET bằng bốn tấm nano silicon nằm ngang xếp chồng lên nhau, cho phép cổng bao quanh kênh dẫn ở mọi phía. Con đường dẫn đến GAAFET bắt đầu từ transistor phẳng.

Một MOSFET phẳng đặt cổng phía trên kênh dẫn giữa cực nguồn và cực máng. Việc ghép một transistor NMOS với một transistor PMOS tạo ra một bộ đảo CMOS, trong đó NMOS kéo đầu ra xuống mức thấp khi đầu vào cao, và PMOS kéo nó lên mức cao khi đầu vào thấp. Cổng phải duy trì khả năng kiểm soát tĩnh điện đối với kênh dẫn để đảm bảo việc chuyển mạch sạch. Khi độ dài cổng thu nhỏ, cực máng bắt đầu cạnh tranh với cổng để giành quyền kiểm soát đó, làm tăng rò rỉ ở trạng thái tắt.

Khả năng kiểm soát tĩnh điện được khôi phục thông qua một sự tiến hóa kiến trúc nâng kênh dẫn lên thành một vây dọc và bao quanh cổng ở ba phía. Được gọi là "FinFET", kiến trúc mới này đóng gói chiều rộng kênh dẫn hiệu dụng nhiều hơn vào một diện tích nhỏ hơn. Việc thu nhỏ hơn nữa khiến việc duy trì cả dòng truyền động và rò rỉ trong các cell nhỏ hơn trở nên khó khăn hơn, và tái diễn các vấn đề tương tự mà các MOSFET phẳng phải đối mặt. Nanosheet GAAFET đóng phía thứ tư bằng cách thay thế vây dọc bằng một chồng các tấm nano nằm ngang, mỗi tấm được bao quanh bởi cổng. Khả năng kiểm soát tĩnh điện chặt chẽ hơn giúp triệt tiêu rò rỉ ở độ dài cổng ngắn hơn trong khi việc xếp chồng làm tăng chiều rộng kênh dẫn hiệu dụng trong diện tích cell.

Trong quy trình FinFET, chiều rộng kênh dẫn thay đổi theo các bước rời rạc vì các nhà thiết kế phải thêm hoặc bớt toàn bộ các vây. Ngược lại, chiều rộng tấm nano có thể được điều chỉnh liên tục trong các quy tắc thiết kế của quy trình. Các tấm rộng hơn làm tăng dòng truyền động, trong khi các tấm hẹp hơn làm giảm điện dung nhưng phải đánh đổi bằng dòng truyền động. Intel 18A sử dụng các chồng gồm bốn tấm nano và thay đổi chiều rộng của chúng trên các phần logic và SRAM. Ở cấp độ quy trình, việc thêm nhiều tấm hơn vào mỗi chồng làm tăng chiều rộng kênh dẫn hiệu dụng và dòng truyền động, nhưng làm phức tạp quá trình chế tạo.

Samsung bắt đầu sản xuất GAAFET vào năm 2022 với SF3E, tiếp theo là SF3 và hiện tại là SF2. 'MBCFET' của hãng cung cấp một sự so sánh cấu trúc hữu ích với triển khai RibbonFET đầu tiên của Intel. [17] STEEL đang đào sâu hơn vào SF2, được sử dụng trong Exynos 2600, và GAAFET N2 của TSMC, được sử dụng trong A20 Pro của Apple, trong các bài viết bản tin sắp tới. Chúng tôi đang tung ra một số đoạn giới thiệu trên X. Hãy cùng so sánh MBCFET của Samsung SF2 với RibbonFET của Intel 18A.

Bài gốc còn tiếp — xem tiếp tại bài gốc ↗