Chi tiết quy trình Intel 18A-P: Tăng 30% xung nhịp ở mức 0.5V, sẵn sàng cho Diamond Rapids và Nova Lake

Cảm ơn bạn đọc Hoa Nam Ngô Ngạn Tổ của IT đã gửi tin!

Theo tin từ IT ngày 26 tháng 8, hội nghị Hot Chips 2026 đã diễn ra từ ngày 23 đến 25 tháng 8 năm 2026 tại Hội trường Tưởng niệm Đại học Stanford. Đây là sự kiện học thuật và công nghiệp hàng đầu thế giới trong lĩnh vực kiến trúc máy tính và thiết kế chip.

Tại hội nghị lần này, Intel đã công bố thêm các chi tiết về công nghệ tiến trình Intel 18A-P. Theo giới thiệu, các thử nghiệm trực tiếp trên chip sản xuất hàng loạt cho thấy 18A-P có thể đạt mức tăng tần số 30% ở điện áp hoạt động 0.5V. Tiến trình này sẽ được ưu tiên áp dụng cho bộ vi xử lý Xeon Diamond Rapids và bộ vi xử lý Core Nova Lake.

So với tiến trình 18A, 18A-P đã cải thiện hiệu năng hơn nữa thông qua các phương pháp như bóng bán dẫn RibbonFET (GAA - Gate-All-Around), cấp nguồn mặt sau (backside power delivery), công nghệ Power Boost và bổ sung các lớp kim loại. Intel cho biết, ở cùng mức tiêu thụ điện năng, hiệu năng của 18A-P tăng hơn 9%; ở cùng mức hiệu năng, mức tiêu thụ điện năng có thể giảm hơn 18%.

Kết quả nghiên cứu được Intel hợp tác cùng Futurum Research Group công bố cho thấy, 18A-P không chỉ là một bản điều chỉnh nhỏ của 18A mà là sự tối ưu hóa cho các dải điện áp khác nhau. Các nhà nghiên cứu cho biết, tiến trình này tập trung vào việc nâng cao hiệu quả năng lượng ở điện áp thấp và giải phóng tiềm năng tần số ở điện áp cao.

Intel đã thực hiện thử nghiệm trên các nhân CPU sử dụng bóng bán dẫn GAA và cấp nguồn mặt sau, so sánh với các nhân tương tự sử dụng công nghệ FinFET trong cùng điều kiện điện áp để loại bỏ tối đa ảnh hưởng từ thay đổi kiến trúc. Như đã đề cập, ở điện áp 0.5V, tần số hoạt động của nó tăng 30%.

Bóng bán dẫn RibbonFET cho phép cổng (gate) bao quanh kênh dẫn từ bốn phía, giúp Intel kiểm soát tốt hơn điện áp ngưỡng. Đồng thời, công nghệ cấp nguồn mặt sau đưa đường dẫn điện từ mặt sau của tấm wafer, giảm tình trạng tắc nghẽn nguồn trong các lớp kết nối kim loại ở mặt trước và giảm sụt áp IR, từ đó giảm thiểu tổn thất điện áp.

Eric Fetzer, Fellow tại Intel, cho biết công nghệ cấp nguồn mặt sau đặc biệt hiệu quả trong việc giảm tổn thất điện năng ở điện áp cao, trong khi bóng bán dẫn GAA lại phát huy ưu thế trong môi trường điện áp thấp. Khi kết hợp cả hai, hãng có thể nâng cao hiệu năng cho cả kịch bản điện áp cao và thấp.

Trước đó, Intel đã trình diễn khả năng tăng tần số nhân nhờ công nghệ cấp nguồn mặt sau của 18A, với mức tăng 5% ở điện áp 1.1V và 7.5% ở 0.95V. 18A-P tiếp tục mở rộng danh mục RibbonFET, cung cấp các tùy chọn thiết bị được tối ưu hóa cho các mục tiêu thiết kế khác nhau.

Trong đó, W1 và W1.5 hướng tới thiết kế tiêu thụ điện năng thấp và điện dung thấp, còn W3P hướng tới thiết kế hiệu năng cao. Kết hợp với công nghệ Power Boost, W3P đạt mức tăng tốc độ hoạt động khoảng 10% mà không làm tăng tải điện. So với 18A, 18A-P còn giảm 20% điện trở ngoài của thiết bị NMOS và 12% đối với PMOS, đồng thời cung cấp dòng điện cao hơn và tần số cao hơn trong cùng điều kiện điện dung.

Về khả năng tản nhiệt, 18A-P kế thừa và cải tiến hơn nữa các công nghệ liên quan đã giới thiệu trên 18A. Thông qua cải tiến vật liệu và giải pháp thiết kế nhiệt dựa trên EDA, Intel đã tăng độ dẫn nhiệt của chồng liên kết (bonded stack) lên 50% và cải thiện khoảng 20% đến 40% điện trở nhiệt của toàn bộ chồng.

Các kết nối bên trong chip cũng là yếu tố giới hạn tần số ở điện áp cao. Để giảm độ trễ kết nối và tắc nghẽn định tuyến, Intel đã thêm hai lớp kim loại thô ở phía trên cùng của chồng lớp kim loại. Các kết nối điện trở thấp này giúp giảm độ trễ RC, mang lại mức tăng tần số khoảng 3% ở 1.1V và khoảng 2% ở 0.65V, đồng thời giảm khoảng 2% mức tiêu thụ điện năng.

Intel cũng đang nghiên cứu các công nghệ kế tiếp như kết nối Ruthenium và xếp chồng logic 3D. Dữ liệu cho thấy, việc sử dụng kết nối Ruthenium theo phương pháp trừ dần (subtractive) kết hợp với khe hở không khí (air gap) có thể giảm điện dung kết nối khoảng 35% so với đồng. Công nghệ xếp chồng logic trong tương lai dự kiến sẽ xếp chồng các lớp logic theo chiều dọc, giúp tín hiệu truyền qua các đường dẫn dọc ngắn hơn.

Diamond Rapids, bộ vi xử lý trung tâm dữ liệu thế hệ mới của Intel, sẽ là một trong những sản phẩm đầu tiên áp dụng 18A-P. Intel cho biết các tích lũy công nghệ liên quan đã bắt đầu từ thế hệ trước là Xeon 6+ "Clearwater Forest", trong đó ưu thế về hiệu quả năng lượng của E-Core sẽ được áp dụng vào thiết kế P-Core của Diamond Rapids.

Diamond Rapids sẽ được trang bị tối đa 256 nhân, gấp đôi số lượng nhân so với thế hệ trước. Khi số lượng nhân tăng lên, băng thông bộ nhớ cũng chịu áp lực lớn hơn, vì vậy Intel đã di chuyển vùng I/O vào trung tâm của gói (package), giúp các nhân có thể truy cập bộ nhớ cân bằng hơn. Thiết kế này chủ yếu hướng tới các tải tính toán quy mô AI.

Eric Fetzer, Fellow tại Intel, cho biết Diamond Rapids sẽ tận dụng ưu thế tiến trình của 18A-P để đồng thời tăng số lượng nhân và hiệu năng đơn nhân, đồng thời thông qua cập nhật kiến trúc để cung cấp khả năng truyền tải dữ liệu cần thiết cho số lượng lớn nhân.

Intel cho biết, bóng bán dẫn GAA kết hợp với công nghệ cấp nguồn mặt sau sẽ trở thành nền tảng để nâng cao hiệu năng đơn nhân cho nhiều thế hệ sản phẩm tương lai. Bộ vi xử lý Xeon Diamond Rapids và bộ vi xử lý Core Nova Lake sẽ là những sản phẩm đầu tiên áp dụng các công nghệ này, dự kiến ra mắt vào năm 2027.