UniVista ra mắt công cụ thiết kế vật lý chip 3D đầu tiên tại Trung Quốc

Theo tin từ IT ngày 2 tháng 9, doanh nghiệp EDA / IP kỹ thuật số trong nước là Công ty Cổ phần Tập đoàn Phần mềm Công nghiệp Hợp Kiến Thượng Hải (gọi tắt là "UniVista") đã công bố nhiều sản phẩm và thành tựu EDA tự nghiên cứu mang tính đột phá tại Hội nghị Thượng đỉnh Công nghiệp Tự động hóa Thiết kế 2026 IDAS diễn ra vào ngày 1 tháng 9. Những thành tựu này đã lấp đầy khoảng trống của EDA nội địa trong lĩnh vực thiết kế vật lý 3DIC cấp thương mại và các tác nhân (agent) thông minh EDA, bao gồm:

Hệ thống chiến lược tác nhân (Agentic) EDA thông minh đầu tiên tại Trung Quốc.

Công cụ thiết kế vật lý chip 3D đầu tiên trong nước.

Công cụ hội tụ nút quy trình tiên tiến nội địa, v.v.

UniVista đã ra mắt UniVista 3DIC Designer, công cụ thiết kế vật lý chip 3D đầu tiên tại Trung Quốc, được tuyên bố là thiết kế chuyên biệt cho các nút quy trình tiên tiến trong nước. Công cụ này có khả năng thích ứng toàn diện với các lộ trình kỹ thuật gấp logic (logic folding) và định luật Tao, đồng thời mở ra không gian mới cho việc cải thiện hiệu suất và mật độ nhờ thuật toán bố trí 3D thực tự phát triển ở tầng cơ sở.

Sự ra đời của công cụ này đã phá vỡ thế độc quyền trong lĩnh vực thiết kế vật lý 3DIC cấp thương mại tại Trung Quốc, cung cấp nền tảng thiết kế 3D tự chủ và có thể kiểm soát cho các chip tính toán như AI.

UniVista 3DIC Designer tập trung vào việc hiện thực hóa không gian logic gấp, phá vỡ các giới hạn vật lý về hiệu suất, công suất và diện tích của thiết kế chip 2D truyền thống, đồng thời tập trung vào các kiến trúc tiên tiến như gấp logic 2-die/3-die và xếp chồng không đồng nhất nhiều die.

Nền tảng này tích hợp các công nghệ như phân vùng thông minh tự động, tối ưu hóa đa mục tiêu xuyên Die, đặt linh kiện nhận thức trường vật lý và tăng tốc song song không đồng nhất CPU / GPU. Điều này giúp các đội ngũ thiết kế đạt được sự cân bằng toàn diện về thời gian (Performance), công suất (Power), diện tích (Area) và phân bổ nhiệt (Thermal) trong chu kỳ cực ngắn, hoàn thành việc bàn giao khép kín liền mạch từ đầu vào RTL / Netlist đến kiến trúc 3DIC tối ưu tương ứng, từ đó rút ngắn chu kỳ đưa sản phẩm đóng gói tiên tiến và chip 3D ra thị trường.

Các giải pháp EDA đóng gói 3D phổ biến hiện nay đều được mở rộng từ các công cụ phẳng truyền thống dành cho 2.5D, chỉ có thể hoàn thành việc xếp chồng phân lớp chiplet ở mức độ thô, chủ yếu hướng tới tích hợp chiplet, interposer, cầu silicon và HBM. Các công cụ cộng tác 3D toàn diện ở cấp độ tế bào cần thiết cho việc gấp logic vẫn đang ở giai đoạn nguyên mẫu ban đầu.

UniVista 3DIC Designer mà UniVista ra mắt lần này được tuyên bố là công cụ EDA sáng tạo đầu tiên tại Trung Quốc có quyền sở hữu trí tuệ độc lập dựa trên tái cấu trúc 3D nguyên bản, cung cấp hỗ trợ công cụ để giải phóng tiềm năng của công nghệ gấp logic.

Kiến trúc cơ sở của UniVista 3DIC Designer được tái cấu trúc chuyên biệt cho các kịch bản gấp logic và liên kết hỗn hợp (Hybrid Bonding), phá vỡ mô hình thiết kế phân lớp 3D truyền thống. Dựa trên kiến trúc bố trí 3D thực nguyên bản và công nghệ tăng tốc song song GPU, công cụ này giải quyết các bài toán kỹ thuật như: xử lý netlist dung lượng siêu lớn bị giật lag, không thể hội tụ đồng bộ đa chiều về thời gian / đi dây / mật độ nhiệt xuyên die, khó cân bằng các ràng buộc kết nối dọc HBV, dễ xuất hiện điểm nóng cục bộ khi xếp chồng nhiều lớp, mất cân bằng diện tích giữa các die trên và dưới, cũng như chỉ số PPA bị kéo thấp do độ dài bus quá lớn. Điều này cho phép công nghệ gấp logic dựa trên dây chuyền sản xuất trưởng thành được triển khai quy mô lớn, lấp đầy khoảng trống kỹ thuật về nền tảng thiết kế vật lý 3D tự chủ và có thể kiểm soát trong phát triển chip tính toán cao cấp nội địa.

Theo giới thiệu chính thức từ UniVista, UniVista 3DIC Designer sở hữu năm ưu điểm cốt lõi khác biệt:

Khám phá kiến trúc thông minh và phân vùng tự động: Có khả năng thực hiện phân vùng netlist tự động hỗn hợp ở cấp độ mô-đun và linh kiện tiêu chuẩn cho các thiết kế siêu lớn quy mô 1 tỷ cổng, hỗ trợ khám phá không gian thiết kế với diện tích khả thi tối thiểu và phương án xếp chồng tối ưu, đồng thời cân nhắc khả năng đi dây intra-Die và inter-Die để tránh vấn đề tắc nghẽn đi dây ở giai đoạn sau.

Thiết kế vật lý và căn chỉnh xuyên Die tự động: Có khả năng hoàn thành việc phân bổ và đặt các tài nguyên kết nối mật độ cao TSV, HBV, hỗ trợ căn chỉnh tự động miền điện áp xuyên Die và thực hiện quy hoạch phối hợp mạng lưới cấp nguồn, đảm bảo tính toàn vẹn và hợp lý của phương án cấp nguồn kết nối cho các die nhiều lớp.

Tối ưu hóa dựa trên mục tiêu và đặt linh kiện cộng tác 3D: Tập trung vào tối ưu hóa song song đa chiều về tắc nghẽn, độ dài dây, thời gian, diện tích và công suất nhiệt, loại bỏ động tình trạng tắc nghẽn đi dây cục bộ, khám phá việc tối thiểu hóa tổng độ dài dây kết nối xuyên Die, ưu tiên rút ngắn khoảng cách xuyên Die của các đường dẫn quan trọng, cân bằng việc chiếm dụng tài nguyên của các lớp die, kết hợp với chiến lược nhận thức nhiệt và mật độ công suất để ngăn chặn các điểm nóng cục bộ.

Hội tụ thời gian 3D tự động: Có thể tự động tạo các ràng buộc thời gian và ngân sách thời gian xuyên Die, xuất file SDC xuyên Die cho các kịch bản phức tạp chỉ bằng một cú nhấp chuột, thiết lập biên thời gian xuyên Die ổn định và đáng tin cậy, đạt được sự hội tụ thời gian phối hợp giữa nhiều Die, giải quyết bài toán khó về hội tụ thời gian trong tích hợp 3D.

Đột phá hiệu suất tính toán của CPU truyền thống và TAT thiết kế: Phá vỡ nút thắt sức mạnh tính toán của CPU đơn nhân truyền thống, rút ngắn hiệu quả chu kỳ bàn giao dự án. Sử dụng kiến trúc tính toán song song không đồng nhất CPU+GPU được tinh chỉnh chuyên sâu, tương thích với cơ chế lập lịch đa nhiệm của cụm phân tán, nâng cao đáng kể hiệu suất xử lý tính toán cho các thiết kế chip 3D siêu lớn.

IT được biết, UniVista còn ra mắt công cụ hội tụ nút quy trình tiên tiến nội địa UniVista NodeClosure. Sản phẩm này bổ sung năng lực cốt lõi về ECO (Engineering Change Order - Lệnh thay đổi kỹ thuật) cho mảng EDA kỹ thuật số nội địa, cung cấp nền tảng hội tụ thiết kế linh hoạt một cửa cho các thiết kế quy trình tiên tiến.

Sản phẩm này tập trung vào các yêu cầu khắt khe của chip hiệu năng cao như trí tuệ nhân tạo và HPC, sử dụng kiến trúc tối ưu hóa gia tăng nhận thức vật lý, phá vỡ các nút thắt của công cụ truyền thống, giảm số lần lặp lại. Nó không chỉ giúp đội ngũ thiết kế hoàn thành hội tụ thiết kế trong chu kỳ chặt chẽ mà còn hỗ trợ các nhà máy đúc chip nội địa triển khai các quy tắc thiết kế tùy chỉnh, nâng cao tỷ lệ sản phẩm đạt chuẩn khi sản xuất hàng loạt.

ECO là khâu cốt lõi trong thiết kế vật lý backend của chip kỹ thuật số, đồng thời là công cụ không thể thiếu để bàn giao sản xuất (tape-out). Khi đã hoàn thành bố trí đi dây, thời gian và layout cơ bản đã hội tụ, gần đến giai đoạn tape-out, nó không cần khởi động lại toàn bộ quy trình tổng hợp, bố trí và đi dây. Thay vào đó, nó sử dụng phương pháp can thiệp tối thiểu cục bộ để sửa chữa các vi phạm thời gian, lỗi logic, vấn đề quy tắc vật lý, giúp hoàn tất tối ưu hóa chip với chu kỳ ngắn và rủi ro thay đổi thấp, tránh việc làm lại toàn bộ quy trình gây lãng phí thời gian và chi phí, đảm bảo layout đạt yêu cầu tape-out.